3、自动布局布线（APR）
步骤一：开启Quartus II，然后建立一个Project。
※先点选File，再点选New Project Wizard…。
※设定Work Directory，Project Name与Top-Level Entity Name，再按Next。 
 
步骤二：加入设计文件。
※ 点选Add…，将Synplify合成出来的xxx.vqm加入，再按Next。 
 
步骤三：设定相关的EDA Tools。
※在Tool Type点选Simulation，Tool Name点选ModelSim。

※ 点选Settings，将Time Scale设定为1 ns。 
 
 
步骤四：设定Family。
※ 设定Family为Stratix，再按Next。 
  
步骤五：设定Device。
※ 设定Device 为EP1S10F780C6，再按Finish，即可完成Project的设定。
 
步骤六：编译。
※ 点选Processing → Start Compilation，即可开始编译。  
 
步骤七：完成编译。
※ 弹出下面窗口即代表编译完毕。 
 
以上就是使用Quartus II对电路Netlist做APR的基本流程，并且利用设定仿真工具所产生的xxx.vo(Verilog Output File)与xxx.sdo(Standard Delay Output File)做后仿真。 
 

4、后仿真（Post-Sim）
步骤一：启动ModelSim，然后建立一个Project。
※建立Project的方式为点选File → New → Project…。
※设定Project Name与Project location，按OK即可建立Project。
 
步骤二：加入设计文档。
※将xxx.vo更改为xxx.v，然后加入。
 
步骤三：加入组件库文件。
※由于我们是采用Altera的Cell Library来合成电路，所以合成后的电Netlist里所包括的那些Logic Gates与Flip-Flop 都是出自于Cell Library，所以模拟时要将此Cell Library加入。
※我们所选用的Family是Stratix，所以到QuartusIIedasim_lib 里将Stratix的Cell Library(stratix_atoms.v)加入。
 
步骤四：加入测试平台。
※加入Pre-Sim的测试平台，并在测试平台里加上`timescale 1ns/100ps。
 
步骤五：编译。
※编译档案的方式为点选Compile → Compile All，即可编译所有的档案。
※如果编译时发生错误，在显示错误的地方(红字)点两下，即可跳到错误。
 
步骤六：仿真。
※仿真文件的方式为点选Simulate → Simulate…。
 
步骤七：加入要观察的信号。
※在窗口上按右键，然后点选Add → Add to Wave。
 
步骤八：观察波形。 
 
※慢慢看波形吧，没有波形就没有真相!
 
步骤九：比对Pre-Sim 与Post-Sim。
※ 很明显地，Post-Sim 的输出有不稳定的信号，并且受到延迟时间的影响。